英特尔在夏威夷举行的 VLSI Symposium 上正式公布了全新的 Intel 18A-P 代工工艺节点，这是在现有 Intel 18A 基础上的一次重要增强与优化。官方数据显示，在相同功耗下，18A-P 可带来约 9% 的性能提升；而在相同性能水平下，则可实现约 18% 的功耗降低，同时在芯片层级的导热性能上提升 20%–40%，关键层级的通孔（via）电阻也降低约 10%–30%。

英特尔表示，该工艺已进入风险试产阶段，并将率先用于其下一代 Xeon 服务器处理器“Diamond Rapids”。

为实现上述指标，英特尔对 18A 工艺从物理结构和设计库两方面进行了调整与扩展。在标准单元库方面，公司在 180HP 和 160HD 两大库中新增了多种单元选项，以覆盖更宽的产品功耗与性能区间：面向低功耗设计，新增 W1 与 W1.5 单元；面向高性能场景，则推出采用“双接触”（dual contact）设计的 W3P 单元，在不增加占板面积的前提下，相比现有 W3 单元进一步推高性能表现。

在热管理层面，英特尔在晶圆前端集成了一种新的导热材料，大幅降低芯片正面的热阻，从而改善热量从晶体管层到封装及散热系统的传导效率。同时，英特尔还对其 EDA 设计工具进行了更新，引入了对温度分布更为敏感的版图与布局能力，使设计团队能够在物理设计阶段就对发热点和散热路径进行更精细的优化，从结构上提升产品在高负载场景下的稳定性与持续性能输出。

首款采用 Intel 18A-P 工艺的产品，将是下一代 Xeon 7 级别的“Diamond Rapids”服务器处理器，其核心计算晶粒（Compute Tile）将全面基于这一新节点打造。“Diamond Rapids”在整体架构上延续了当前高端服务器 CPU 日益普及的“小芯片”思路，与 AMD EPYC 相似：将大量 CPU 核心拆分在多个采用先进工艺的计算小芯片上，再通过集中化的 I/O 资源进行互联，以此实现更为均衡、接近一致的内存访问延迟，并便于在同一封装内扩展到更高的核心数量与带宽配置。

在封装内部，“Diamond Rapids”配置了四个计算小芯片（Compute Tile），英特尔也将其称为“核心构建模块”（Core Building Block，CBB）。每一块计算小芯片基于 18A-P 工艺，内部集成 48 个代号为“Panther Cove”的性能核心（P-core），并配备本地化的三级缓存（L3 Cache）。在四块计算小芯片叠加之后，整颗处理器封装内的 CPU 总核心数达到 192 个。与不少过去的 Xeon 设计不同，这一代核心并未启用超线程技术，因此整个平台为 192 核 / 192 线程配置，主打通过单线程性能与核心堆叠来满足高密度服务器与云计算负载的需求。

在 I/O 与内存子系统方面，“Diamond Rapids”采用了与计算芯片分离的设计：四块计算小芯片通过互连与两块 I/O 与内存枢纽（IMH，I/O and Memory Hub）小芯片相连。这两块 IMH 小芯片预计将采用相对成熟的工艺节点（如 Intel 3），以在成本与能效之间取得平衡。每块 IMH 小芯片都集成一个 8 通道 DDR5 内存控制器，因此整颗处理器封装合计支持 16 通道 DDR5 内存，为高带宽、高容量内存场景提供支撑。

扩展总线方面，“Diamond Rapids”将成为英特尔首款正式引入 PCI Express 6.0 的服务器处理器平台。与当前广泛部署的 PCIe 5.0 相比，PCIe 6.0 在双向带宽上实现翻倍，为高性能加速卡、存储设备以及高速网络接口等提供更充裕的链路能力。不过，英特尔尚未公开该平台具体的 PCIe 通道数量与分配方案，预计将在后续产品发布或平台简报中进一步披露。

由于集成了多块大规模计算与 I/O 小芯片，并在封装内部通过复杂的互连与供电网络进行整合，“Diamond Rapids”采用了面积更大的封装基板，并引入全新的 LGA9324 处理器插槽。LGA9324 拥有极高的触点数量，以满足处理器在供电、内存通道、PCIe 通道以及其他高速接口上的需求，也预示着这一平台主要面向高端数据中心与企业级服务器市场。

按英特尔当前给出的时间表，Xeon 7“Diamond Rapids”家族预计将在 2027 年正式推向市场，届时将与业界其他采用最新制程工艺和小芯片架构的服务器处理器展开竞争。对于英特尔而言，18A-P 工艺以及以“Diamond Rapids”为代表的产品，不仅是其制程路线图中的关键一环，也被视为在数据中心与服务器领域重整旗鼓、正面应对对手的重要筹码。